Stage Ingénieur : Application de l'Intelligence Artificielle à l'intégration de blocs RTL (ASIC/FPGA) (H/F)

Contexte Le département « Digital HW/SoC (System on Chip) » de l’unité de produit « Secure Connected Edge » basé à Valbonne recrute un stagiaire de fin d'études pour une durée de 6 mois afin de contribuer au développement de nouvelles méthodologies d'intégration de blocs matériels numériques basées sur l'Intelligence Artificielle. Ce stage se déroule au sein de l’équipe de conception et d’intégration numérique qui offre solutions et composants pour les marchés de la Téléphonie Mobile, du paiement sécurisé, de l’identification numérique, des objets connectés et des infrastructures NFC. L'équipe intervient sur l'ensemble du cycle de développement hardware, depuis les phases de spécification et d'architecture jusqu'à la vérification et à la validation des composants. Dans les projets de conception de circuits numériques (ASIC et FPGA), l'intégration de blocs RTL provenant de différentes IP internes ou externes constitue une étape essentielle mais souvent complexe. Cette phase peut être source d'erreurs liées à une mauvaise compréhension des paramètres configurables, des incompatibilités d'interfaces, des erreurs de polarité de signaux ou encore des problèmes classiques de connexion des horloges, resets ou bus de communication. L'émergence récente des technologies d'Intelligence Artificielle ouvre de nouvelles perspectives pour automatiser l'analyse du code RTL et de sa documentation associée. Dans ce contexte, nous souhaitons explorer l'utilisation d'une IA interne à NXP afin d'assister les ingénieurs dans l'intégration et la vérification des IP numériques.